Übertragen der Bilddaten zum MPC860

Die ausgelesenen Bilddaten sollen aus dem Speicher auf der Adapterplatine zum MBX-Board übertragen werden. Bei dem Entwurf dieses Datenflusses zwischen FPGA-Platine und MBX-Board wurden verschiedene Möglichkeiten untersucht:

• FPGA-Platine als Slave auf dem Prozessor-Bus des MBX-Boards
• FPGA-Platine als Master auf dem Prozessor-Bus des MBX-Boards
• DMA ^1.12

Das Ziel dieser Überlegungen in der Konzeptionsphase der Adapterplatine ist es herauszufinden, welche Signale des MBX-Boards sinnvollerweise zur Realisierung späterer Funktionalität auf I/O-Pins des FPGAs gelegt werden sollen. In Tab. 1.3 sind alle Signale des '860/COMM Expansion Connector' J1 angegeben.

  

Abbildung 1.7: Synchronous External Master

Quelle: [2]

 

 

Tabelle 1.3: 860/COMM Expansions Connector

Pin	Row A	Row B	Row C	Row D
1	#RETRY	#TS	#COMMINT	#CLKOUT
2	GND	GND	#CS	GND
3	#TA	#BB	Not Used	SPKOUT
4	GND	#AS	Not Used	#HRESET
5	#TEA	GND	D0	D1
6	GND	L1TCLKb	D2	D3
7	SCC3TXD	B4 T4 C7	D4	D5
8	SCC3RXD	L1RCLKb	D6	D7
9	SCC3RTS	B3 T3 C5	D8	D9
10	SCC3CTS	L1TCLKa	D10	D11
11	SCC3DCD	L1RCLKa	D12	D13
12	+5V	+3.3V	D14	D15
13	SCC4TXD	L1RXDa	D16	D17
14	SCC4RXD	L1TXDa	D18	D19
15	SCC4RTS	L1RXDb	D20	D21
16	SCC4CTS	L1TXDb	D22	D23
17	SCC4DCD	L1ST4	D24	D25
18	+12V	L1ST3	D26	D27
19	SMC1RXD	L1RSYNCb	D28	D29
20	SMC1TXD	L1TSYNCb	D30	D31
21	SMC1SYN	L1RSYNCa	A0	A1
22	+5V	L1TSYNCa	A2	A3
23	L1CLKOa	+3.3V	A4	A5
24	L1CLKOb	SCC2TXD	A6	A7
25	SMC2SYN	SCC2RXD	A8	A9
26	GND	SCC2RTS	A10	A11
27	SPICLK	SCC2CTS	A12	A13
28	SPISEL	SCC2DCD	A14	A15
29	SPIMISO	SIZ0	A16	A17
30	SPIMOSI	SIZ1	A18	A19
31	I2CSCL	GND	A20	A21
32	I2CSDA	#BI	A22	A23
33	#BRCOMM	#BDIP	A24	A25
34	#BGCOMM	#BURST	A26	A27
35	RD/#WR	Not Used	A28	A29
36	Not Used	Not Used	A30	A31

Quelle: [3]

Abbildung 1.7 zeigt die benötigten Signale für einen Zugriff des FPGAs als Master auf dem Prozessor-Bus des MBX-Boards. Alle Signale sind auf dem Stecker J1 vorhanden. Damit kommt diese Möglichkeit zur Realisierung des Datenflusses in Frage. Die gleichen Signale würden auch im Fall des FPGAs als Slave Verwendung finden. Abbildung 1.9 zeigt den Ablauf eines Lesezyklus, in dem das MBX-Board als Master und das FPGA als Slave dienen. Die verwendeten Steuersignale sind auch in Abb. 1.7 wiederzufinden.

  

Abbildung 1.8: DMA zwischen MBX-Board und FPGA

  

Abbildung 1.9: Basic Flow Diagramm of a Single Beat Read Cycle

Quelle: [2]

Ein Nachteil ist die große Anzahl von Signalleitungen. Insgesamt werden 74 Signale benötigt. Diese Zahl kann durch die Verwendung von DMA auf ca. 40 Signalleitungen reduziert werden, da nicht alle Adreß- und Steuerleitungen benutzt werden müssen.
In Abb. 1.8 wird die mögliche Realisierung mit DMA gezeigt. Die Signale 'DREQ' und 'SDACK' sind für den 'handshake' zwischen MBX-Board und Adapterplatine wichtig. Wenn das FPGA den DMA-Service des MPX860 nutzen will, muß es dies durch 'DREQ' anmelden. Wird der Speicherzugriff durchgeführt, wird dies vom MPX860 dem FPGA durch 'SDACK' signalisiert. Offensichtlich werden diese Signale für diese Art des Speicherzugriffs unbedingt benötigt. Leider stehen sie laut Tab. 1.3 nicht auf dem Stecker J1 zur Verfügung. Viele Port-Pins des MPC860 können jedoch je nach Programmierung verschiedene Funktionen realisieren. Tab. 1.4 beinhaltet einen Ausschnitt aus den Tabellen 'Port Pins Vs. Functionality' aus [5].

 

 

Tabelle 1.4: Port Pins Vs. Functionality

Pin Number	Pin Name	Function	On Header
D16	PC(15) / DREQ1	SCC1 ETHERNET	No
	RTS1# / L1ST1	TX EN#
D18	PC(14) / DREQ2	SCC2 RTS#	Yes
	RTS2 / L1ST2
M16	PC(7) / CTS3#	SCC3 CTS#	Yes
	L1TSYNCb / SDACK2
T18	PC(5) / CTS4#	SCC4 CTS#	Yes
	L1TSYNCa / SDACK2

Die Signale 'DREQ2' und 'SDACK2' des zweiten DMA-Kanals sind auf dem Stecker (Header) vorhanden. In Tab. 1.3 sind sie als 'SCC2RTS' und 'SCC3CTS' bezeichnet. Somit stehen alle für DMA benötigten Steuerleitungen zur Verfügung.
Um für spätere Anwendungen möglichst flexibel zu sein, wurden bei der Entwicklung der Adapterplatine alle genannten Konzepte berücksichtigt, die den Datenaustausch über den Prozessor-Bus des MBX-Boards verwirklichen können. Das FPGA muß daher mehr I/O-Pins besitzen als dies für eine einfache Realisierung ausreichend wäre. Da es sich bei der Adapterplatine um eine Entwicklungsplattform handeln soll, besitzt eine Optimierung der Signalleitungen keinen Vorrang. Die Verfolgung mehrerer Lösungsansätze kann später bei der Realisierung und dem Finden der optimalen Lösung hilfreich sein.