Datenfluß zwischen Kameraplatine und FPGA-Platine

Die Kameraplatine besitzt einen 72-poligen Stecker, dessen Belegung in Tabelle 1.5 zu finden ist. Über ihn werden Steuer- und Adreßleitungen für die Ansteuerung des Sensors und die Ausgänge des A/D-Wandlers mit den I/O-Pins des FPGAs verbunden.

 

 

Tabelle 1.5: Signale des Kamerasteckers

Nr.	Pin Name	Function		Jmp	Nr.	Pin Name	Function		Jmp
1	+5V AVCC	Power			2	AGND	Power
3	ADAT1	coladdr2	In	J3	4	DAT1	datain11	Out	J35
5	ADAT2	coladdr1	In	J4	6	DAT2	datain10	Out	J36
7	ADAT3	coladdr0	In	J5	8	DAT3	datain9	Out	J37
9	ADAT4	coladdr5	In	J6	10	DAT4	datain8	Out	J38
11	ADAT5	coladdr4	In	J7	12	DAT5	datain7	Out	J39
13	ADAT6	coladdr3	In	J8	14	DAT6	datain8	Out	J40
15	ADAT7	coladdr8	In	J9	16	DAT7	datain6	Out	J41
17	ADAT8	coladdr7	In	J10	18	DAT8	datain5	Out	J42
19	ADAT9	coladdr6	In	J11	20	DAT9	datain4	Out	J43
21	ADAT10	-		J12	22	DAT10	datain3	Out	J44
23	DGND	Power			24	DGND	Power
25	AGND	Power			26	AGND	Power
27	B27	rowaddr0	In	J13	28	DAT11	datain2	Out	J45
29	B29	rowaddr1	In	J14	30	DAT12	datain1	Out	J46
31	B31	rowaddr2	In	J15	32	OEAD	-		J47
33	B33	rowaddr4	In	J16	34	B34	rowaddr3	In	J48
35	B35	rowaddr5	In	J17	36	B36	rowaddr6	In	J49
37	B37	rowaddr7	In	J18	38	B38	rowaddr8	In	J50
39	B39	phi1	In	J19	40	B40	camclk	In	J51
41	B41	-		J20	42	B42	rstcolumn	In	J52
43	B43	phi2	In	J21	44	B44	rowsel	In	J53
45	CLK DA	-		J22	46	+12V AVCC	Power
47	CLK CHIP	adclock	In	J23	48	+12V GND	Power
49	+5V DVCC	Power			50	DGND	Power
51	B51	colsel	In	J24	52	B52	rowdat	In	J54
53	B53	rstline	In	J25	54	B54	rowres	In	J55
55	B55	-		J26	56	B56	-		J56
57	B57	camres	In	J27	58	OVR	-		J57
59	B59	-		J28	60	B60	-		J58
61	B61	-		J29	62	B62	-		J59
63	B63	-		J30	64	B64	-		J60
65	B65	-		J31	66	B66	-		J61
67	B67	-		J32	68	B68	-		J62
69	B69	-		J33	70	B70	-		J63
71	B71	-		J34	72	B72	-		J64

Da die Adapterplatine mit 3,3V und die Kameraplatine mit 5V-Spannungspegeln arbeitet, muß über eine Pegelwandlung nachgedacht werden.
Die 3,3V Ausgangspegel des FPGAs reichen für die Ansteuerung des 5V-CMOS-Bildsensors nicht aus. Um zuverlässige Funktionalität garantieren zu können, sollte daher in Richtung vom FPGA zum Bildsensor eine Pegelwandlung erfolgen.
Die Ausgänge des A/D-Wandlers auf der Adapterplatine haben 5V-Pegel. Sie werden auf Eingänge des FPGAs gelegt. Diese Eingänge sind bei der XC4000XL-Familie 5V resistent. Daher ist eine Pegelwandlung in Richtung von der Kamera zum FPGA nicht notwendig.
Die Pegelwandlung der Steuer- und Adreßleitung für den Kamerasensor kann z.B. durch Logikbausteine realisiert werden. Dabei ist die Wahl der Logikfamilie entscheidend. In Abb. 1.12 sind die Spannungsintervalle gekennzeichnet, in denen eine Logikfamilie ein 'High'- bzw. ein 'Low'-Signal am Eingang erkennt. Die Pegel der Ausgangssignale einer Familie sind annähernd gleich der Versorgungsspannung. Daher ist das Intervall der gültigen Versorgungsspannung für die einzelnen Logikfamilien in Abb. 1.13 angegeben.

  

Abbildung 1.12: Eingangsspannung der einzelnen Logikfamilien

Quelle: [9]

  

Abbildung 1.13: Versorgungsspannung der einzelnen Logikfamilien

Quelle: [9]

Geeignet ist z. B. die 'HCT'^1.20-Familie. Sie besitzt einen minimalen Eingangspegel für das 'High'-Signal von 2V und maximal 0,8V für den 'Low'-Pegel. Damit werden die 3,3V Signale des FPGAs erkannt und am Ausgang des Logikbausteins mit 5V Ausgangsspannung weitergegeben.
Als Logikfunktion kann z. B. ein 'Octal Bus Transceiver' verwendet werden.
Durch die Pegelwandlung entsteht eine Verzögerung der Signale. Bei der AHCT^1.21 -Familie, die auf der HCT-Familie basiert, beträgt diese typischerweise 5,8ns. Diese Verzögerung muß bei der Ansteuerung des Bildsensors berücksichtigt werden, damit die Funktionalität gewährleistet bleibt.