Modul zum Beschreiben des Speichers

Das FPAG wird mit einem Takt von 40MHz oder 50MHz betrieben. Da der Kamerasensor mit maximal 13,5MHz arbeitet, muß dieser Takt mindestens zweimal mit Hilfe von Flipflops geteilt werden, so daß ein Takt von 10 bzw. 12,5MHz entsteht. Der schnellere Takt wird für die Ansteuerung des Speichers, der langsamere Takt für den Sensor verwendet.

  

Abbildung 1.19: Timing zum Beschreiben des Speichers

Abbildung 1.19 beinhaltet das Timing eines Schreibzyklus. Mit jeder steigenden Flanke von 'CAMCLK' liefert der Bildsensor neue Daten. Bei der folgenden Flanke von 'SYSCLK' wird der low-aktive WriteEnable-Pin des Speichers gesetzt. Nach 20ns hat das SRAM die Daten übernommen und der WriteEnable-Pin kann deaktiviert werden. Bei der vierten Flanke werden die Speicheradressen für den nächsten Schreibzyklus angelegt.