FPGA

Schaltplan 2.2 zeigt das Xilinx FPGA 'XC4028XL' und das 1MBit Konfigurations-EEPROM 'AT17LV010'. Alle 256 I/O-Pins des FPGAs sind verwendet worden. Davon entfällt folgende Anzahl I/O-Pins auf diese Funktionalitäten:

• 100 I/O-Pins für die Steuer-, Daten- und Adreßleitungen vom Stecker des MBX-Boards
• 78 I/O-Pins für Steuer-, Daten- und Adreßleitungen der Speicherbausteine
• 50 I/O-Pins für den Stecker zur Kameraplatine
• 18 I/O-Pins für die Ansteuerung der Firewire Schnittstelle
• 6 I/0-Pins für Systemtakt und Konfiguration des FPGAs
• 4 I/O-Pins für LEDs

Über Jumper J9 (s. Abb. 2.2) kann der Programmiermodus des FPGAs nach Tabelle 1.1 gewählt werden. Die abgewinkelte Steckerleiste J10 dient dem seriellen Programmieren des FPGAs vom PC aus. Dazu wird das Programm XCHECKER von Xilinx verwendet.
Das EEPROM besitzt ein 20-poliges PLCC^2.1-SMD^2.2-Gehäuse. Das EEPROM sollte für die Softwareentwicklung des FPGAs gesockelt bestückt werden. Die in Abbildung 1.4 konzipierte ISP^2.3-Schaltung des EEPROMs ist durch den Stecker J10 realisiert. Die Möglichkeit einer Programmierung des EEPROMs über den SPI-Bus des MPC860 ist durch Schließen der Jumper J11 gegeben.
Bauteil X2 ist ein 50MHz Quarzoszillator im DIL^2.4 Gehäuse. Der Oszillator dient zur Erzeugung des Systemtaktes des FPGAs. Dieses wichtige Taktsignal ist zur Sicherheit mehrmals auf FPGA-Pins gelegt worden. Die Erfahrung hat gezeigt, daß nicht jeder Pin des FPGA gleich gut für den Systemtakt geeignet ist. Durch die Redundanz des Signals kann beim sog. 'Place and Route' notfalls ein anderer Pin ausgewählt werden.
Für die LEDs^2.5 D1 bis D4 wird der 74LV00-Logikbaustein U3 als Treiber verwendet. Dieser Baustein stellt 4 NAND-Gatter zur Verfügung. Durch das Verbinden beider Eingänge eines Gatters wird dieses zu einem Inverter, der zur Stromverstärkung genutzt werden kann. Die Dioden haben einen geringen Strombedarf von jeweils 1 bis 2mA. Daher reichen 8mA Ausgangsstrom pro Gatter des Logikbausteins für den Betrieb der LEDs aus.